由八位加法器构成的以时序逻辑方式设计的八位乘法器,具有一定的实用价值,而且由FPGA构成实验系统后,可以很容易的用ASIC大型集成芯片来完成,性价比高,可操作性强。
移位时序控制器是高级在轨系统帧同步发送器设计的一部分,通过分析移位时序控制器的特点及其在传输过程中所遇到的各种问题,设计了基于格雷码计数器的移位时序控制器。其硬件电路部分由格雷码计数器、3-8译码器和D触发器构成;软件设计采用Verilog HDL语言,并在Altera Quartus II综合开发平台上给出了其仿真结果。通过仿真效果图可以看出本文设计的移位时序控制器克服了传统的采用二进制计数器的易出错和输出产生毛刺的问题,得到了很好的输出结果。
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